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迄今所投入使用的橢圓加密系統(tǒng)中，絕大部分的密鑰長(zhǎng)度都比較短，一般集中在30~60位，這是因?yàn)樵谲浖?shí)現(xiàn)時(shí)，由于軟件執(zhí)行速率所限，密鑰長(zhǎng)度比較大(≥160)的橢圓加密系統(tǒng)的速率將達(dá)不到使用要求。與此同時(shí)，在硬件實(shí)現(xiàn)時(shí)，密鑰長(zhǎng)度比較大的橢圓加密系統(tǒng)將耗費(fèi)大量的硬件資源。隨著橢圓加密算法研究的深入和可編程邏輯器件的快速發(fā)展，利用可編程邏輯器件實(shí)現(xiàn)橢圓加密系統(tǒng)已經(jīng)是一個(gè)可能的選擇，下面將介紹一種實(shí)現(xiàn)方案，并且用軟、硬件分別實(shí)現(xiàn)。
　　

根據(jù)以上橢圓加密體制的要求，設(shè)計(jì)出圖3的加密系統(tǒng)結(jié)構(gòu)圖，其中橢圓加密系統(tǒng)參數(shù)接口獲取與加密有關(guān)的橢圓的基本參數(shù)，如私鑰、橢圓曲線、橢圓曲線上的給定點(diǎn)等。橢圓曲線乘法控制部分主要負(fù)責(zé)如何計(jì)算乘法結(jié)果，會(huì)大量調(diào)用PP和PQ來實(shí)現(xiàn)乘法功能;而PP和PQ通過有限域加法、乘法和求逆的調(diào)用得到結(jié)果。

驗(yàn)證系統(tǒng)結(jié)構(gòu)

軟件模型驗(yàn)證
　　

軟件實(shí)現(xiàn)的主要目的是為硬件實(shí)現(xiàn)建立驗(yàn)證模型，整個(gè)軟件的結(jié)構(gòu)如圖3所示。在軟件驗(yàn)證系統(tǒng)實(shí)現(xiàn)的過程中，有限域上的加法是異或操作。有限域上的乘法和求逆是關(guān)鍵點(diǎn)，必須預(yù)先考慮到硬件實(shí)現(xiàn)時(shí)的資源消耗，需要高效的算法。在此系統(tǒng)中使用了復(fù)合域GF((2n)m)帶來的特殊性，可以高效、快速的實(shí)現(xiàn)乘法和求逆運(yùn)算。
　　

* GF(2n)上的乘法：A(y)&TImes;B(y)=C(Y)modQ(y)，Q(y)為既約多項(xiàng)式。常用的有： Paar-Rosner乘法器、Mastrovito乘法器、Massey-Omura乘法器、Hasan-Bhargava乘法器等，此處介紹兩種選擇：
　　

1) 當(dāng)n比較小時(shí)可用查表法實(shí)現(xiàn)，設(shè)ω為Q(y)=0的本原根，則F2n={0,ω,Aω2n-1}，利用查表法取得A、B的級(jí)次數(shù)a、b，C的級(jí)次c=a+b，再次利用查表法由c得C。在本系統(tǒng)中就使用了此法實(shí)現(xiàn)GF(2n)上的乘法。
　　

2) 當(dāng)n比較大時(shí)，利用查表法資源消耗太大，難以承受，可利用C=Z&TImes;B(n比較大時(shí))，Z是由A(y),Q(y)確定的矩陣，其中：
　　

* 復(fù)合有限域的乘法：以GF((24)2)為例，利用GF(24)上的乘法和加法可以構(gòu)造出GF(28)的乘法。子域GF(24)的本原多項(xiàng)式為Q(y)=y4+y+1，第二個(gè)子域的本原多項(xiàng)式為R(z)=z3+z+ω14，其中ω是GF(24)的基底元素，滿足Q(ω)=0。域中兩個(gè)元素的乘法[a0+a1z]&TImes;[b0+b1z]可以表示為：
　　

這樣GF((24)2)在復(fù)合域上的乘法就可以通過GF(24)上的有限域的數(shù)學(xué)運(yùn)算而得到。
　　

* 復(fù)合有限域的逆運(yùn)算：復(fù)合有限域GF((2n)m)中的元素A的逆為： 

其中
　　

可以觀察到Ar屬于子域GF(2n)中的元素，可以較容易的求取(Ar)-1的值。
　　

FPGA硬件實(shí)現(xiàn)
　　

軟件化的實(shí)現(xiàn)方法開發(fā)時(shí)間短，但是其加密速度比較慢，妨礙了橢圓曲線加密的實(shí)用性。FPGA的方法綜合了軟件的靈活性和硬件的安全性，提供了比軟件化方法優(yōu)越的速度，和傳統(tǒng)的ASIC實(shí)現(xiàn)相比，可編程器件由于其高度的靈活性，更適合于密碼學(xué)的應(yīng)用領(lǐng)域。
　　

在軟件模型的基礎(chǔ)上，我們針對(duì)FPGA硬件的特性對(duì)模型進(jìn)行了優(yōu)化。根據(jù)橢圓曲線加密算法的要求，對(duì)加密系統(tǒng)進(jìn)行模塊化設(shè)計(jì)，每個(gè)模塊獨(dú)立完成其各自功能，模塊之間進(jìn)行相互數(shù)據(jù)交換以及時(shí)序控制，達(dá)到加密功能。圖4是橢圓曲線加密系統(tǒng)FPGA實(shí)現(xiàn)的電路模塊框圖。

其中，橢圓曲線加密控制系統(tǒng)模塊是整個(gè)系統(tǒng)的核心。當(dāng)Ready為True時(shí)，系統(tǒng)讀入初始數(shù)據(jù)并且控制RAM進(jìn)行初始數(shù)據(jù)的存儲(chǔ)。在運(yùn)算過程中，該模塊根據(jù)數(shù)據(jù)源對(duì)選擇器進(jìn)行控制循環(huán)，進(jìn)行PP=R和PQ=R運(yùn)算，獲得最后結(jié)果，然后通過Out_Ready信號(hào)對(duì)結(jié)果進(jìn)行輸出;選擇器模塊根據(jù)控制系統(tǒng)模塊提供的指令對(duì)PP=R模塊和PQ=R模塊進(jìn)行控制，并且提供相應(yīng)的實(shí)時(shí)數(shù)據(jù)流;PP=R模塊和PQ=R模塊利用對(duì)有限域上的加法和乘法運(yùn)算進(jìn)行時(shí)序控制求出橢圓曲線上點(diǎn)的加法運(yùn)算，將直接影響到整個(gè)系統(tǒng)的速度性能，因此必須對(duì)有限域上的加法和乘法運(yùn)算設(shè)計(jì)合理的輸入輸出數(shù)據(jù)流，以達(dá)到高效率的運(yùn)算速率。各種存儲(chǔ)器模塊根據(jù)不同的指令分別存放系統(tǒng)的初始值、運(yùn)算過程中的中間值以及系統(tǒng)運(yùn)算結(jié)果。
　　

綜合以上各種因素，我們選擇了XILINX 公司的VirtexII器件，ISE 4.1作為開發(fā)平臺(tái)，VHDL作為開發(fā)語言。由于168位的橢圓曲線加密算法的計(jì)算量比較大，所以在FPGA實(shí)現(xiàn)的時(shí)候，布線是個(gè)值得考慮的因素。對(duì)于FPGA器件的選擇應(yīng)考慮到布線資源，Virtex 系列提供的布線資源比較豐富。在Modelsim上進(jìn)行仿真后得到性能指標(biāo)為：在40MHz時(shí)鐘驅(qū)動(dòng)下第一次加密或者解密時(shí)需要初始的建立時(shí)間，明文或者密文的輸出需要2ms左右，其后的明文或者密文的輸出大約為25Mbps。可以看出，這是一個(gè)比較高的速率，可以應(yīng)用于很多場(chǎng)合。 

應(yīng)用系統(tǒng)驗(yàn)證
　　

橢圓加密硬件實(shí)現(xiàn)后，必須在實(shí)際系統(tǒng)中得到驗(yàn)證。我們特地構(gòu)造了串口加密實(shí)驗(yàn)板進(jìn)行驗(yàn)證，整個(gè)驗(yàn)證系統(tǒng)的結(jié)構(gòu)如圖5所示。經(jīng)過實(shí)際系統(tǒng)驗(yàn)證，證明上述橢圓加密體制硬件實(shí)現(xiàn)是成功的。
　

公鑰密碼體制由于其運(yùn)算和時(shí)間復(fù)雜性較高，通常用于密鑰管理、密鑰交換、數(shù)字簽名和認(rèn)證等涉及信息較少的場(chǎng)合。目前，被廣泛使用的仍是DES、RSA這樣陳舊的算法，算法的更新不僅可以使本來的密碼戶獲得更好的性能，而且還可以使IC卡、手機(jī)等本來難以實(shí)現(xiàn)密碼算法的領(lǐng)域可以使用密碼技術(shù)來保證信息安全。
　　

橢圓曲線密碼體制(ECC)正在以其更短的密鑰和理論上更高的強(qiáng)度引起業(yè)界的重視，而橢圓曲線密碼體制(ECC)的硬件實(shí)現(xiàn)也將是公鑰密碼體制中的一個(gè)聚焦點(diǎn)。本文雖然已經(jīng)為將來的工作打下了良好的基礎(chǔ)，在以下幾個(gè)方面還有大量的工作需要做。首先是可編程邏輯器件的發(fā)展，以后必然出現(xiàn)能提供更大門數(shù)，能提供更快速率的器件;其次是橢圓曲線密碼體制本身的改進(jìn);最后是有限域數(shù)學(xué)運(yùn)算的硬件實(shí)現(xiàn)算法的進(jìn)一步改良。隨著以上各個(gè)方面的發(fā)展，將能提供更長(zhǎng)密鑰和更快的數(shù)據(jù)速率的硬件實(shí)現(xiàn)，為國民經(jīng)濟(jì)和社會(huì)發(fā)展提供更快更安全的加密系統(tǒng)。